library verilog;
use verilog.vl_types.all;
entity cola_rueckgeld is
    port(
        CLK             : in     vl_logic;
        RST             : in     vl_logic;
        ENABLE          : in     vl_logic;
        EINEURO         : in     vl_logic;
        ZWEIEURO        : in     vl_logic;
        AUSGABE         : out    vl_logic_vector(2 downto 0);
        ZUSTAND         : out    vl_logic_vector(2 downto 0)
    );
end cola_rueckgeld;
