musabe24/labor_eds
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Musab Erdem
2024-02-28 14:39:08 +01:00
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commit 4019d21a98
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labor_4/README.md
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@@ -23,11 +23,15 @@ Aufgabenstellung aus der Email:
Eingänge: Eingänge:
CLK: Taktsignal CLK: Taktsignal
RESETn: Asynchroner, 0-aktiver Reset, setzt alle Bits im Zählerregister auf 0 RESETn: Asynchroner, 0-aktiver Reset, setzt alle Bits im Zählerregister auf 0
CLOCK_DIVIDER: Startwert für den Abwärtszähler CLOCK_DIVIDER: Startwert für den Abwärtszähler
Ausgänge: Ausgänge:
SYNC: 1 wenn alle Zählerregister 0, sonst 0 SYNC: 1 wenn alle Zählerregister 0, sonst 0
manuel.walz@advantest.com manuel.walz@advantest.com