From 4019d21a9807d2129692ccca30e577684497b6cb Mon Sep 17 00:00:00 2001 From: Musab Erdem Date: Wed, 28 Feb 2024 14:39:08 +0100 Subject: [PATCH 1/2] Readme visual verbessert --- labor_4/README.md | 4 ++++ 1 file changed, 4 insertions(+) diff --git a/labor_4/README.md b/labor_4/README.md index ab0cb01..f3a195b 100644 --- a/labor_4/README.md +++ b/labor_4/README.md @@ -23,11 +23,15 @@ Aufgabenstellung aus der Email: Eingänge: + CLK: Taktsignal + RESETn: Asynchroner, 0-aktiver Reset, setzt alle Bits im Zählerregister auf 0 + CLOCK_DIVIDER: Startwert für den Abwärtszähler Ausgänge: + SYNC: 1 wenn alle Zählerregister 0, sonst 0 manuel.walz@advantest.com \ No newline at end of file From f9eb244c7f24ef229f4eafb4548894afc4d6676b Mon Sep 17 00:00:00 2001 From: Musab Erdem Date: Wed, 28 Feb 2024 14:39:40 +0100 Subject: [PATCH 2/2] Readme visual verbessert --- labor_4/README.md | 4 ++-- 1 file changed, 2 insertions(+), 2 deletions(-) diff --git a/labor_4/README.md b/labor_4/README.md index f3a195b..1c2e14c 100644 --- a/labor_4/README.md +++ b/labor_4/README.md @@ -22,7 +22,7 @@ Aufgabenstellung aus der Email: - Wenn das Zählerregister 0 ist soll außerdem der Ausgang SYNC auf 1 gesetzt werden. -Eingänge: +**Eingänge:** CLK: Taktsignal @@ -30,7 +30,7 @@ RESETn: Asynchroner, 0-aktiver Reset, setzt alle Bits im Zählerregister CLOCK_DIVIDER: Startwert für den Abwärtszähler -Ausgänge: +**Ausgänge:** SYNC: 1 wenn alle Zählerregister 0, sonst 0