diff --git a/labor_4/README.md b/labor_4/README.md
index f3a195b..1c2e14c 100644
--- a/labor_4/README.md
+++ b/labor_4/README.md
@@ -22,7 +22,7 @@ Aufgabenstellung aus der Email:
     - Wenn das Zählerregister 0 ist soll außerdem der Ausgang SYNC auf 1 gesetzt werden.
 
 
-Eingänge:
+**Eingänge:**
 
 CLK:            Taktsignal
 
@@ -30,7 +30,7 @@ RESETn:         Asynchroner, 0-aktiver Reset, setzt alle Bits im Zählerregister
 
 CLOCK_DIVIDER:  Startwert für den Abwärtszähler
 
-Ausgänge:
+**Ausgänge:**
 
 SYNC:             1 wenn alle Zählerregister 0, sonst 0