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2024-02-28 14:39:40 +01:00
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commit f9eb244c7f

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@@ -22,7 +22,7 @@ Aufgabenstellung aus der Email:
- Wenn das Zählerregister 0 ist soll außerdem der Ausgang SYNC auf 1 gesetzt werden. - Wenn das Zählerregister 0 ist soll außerdem der Ausgang SYNC auf 1 gesetzt werden.
Eingänge: **Eingänge:**
CLK: Taktsignal CLK: Taktsignal
@@ -30,7 +30,7 @@ RESETn: Asynchroner, 0-aktiver Reset, setzt alle Bits im Zählerregister
CLOCK_DIVIDER: Startwert für den Abwärtszähler CLOCK_DIVIDER: Startwert für den Abwärtszähler
Ausgänge: **Ausgänge:**
SYNC: 1 wenn alle Zählerregister 0, sonst 0 SYNC: 1 wenn alle Zählerregister 0, sonst 0