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musabe24 committed
1 parent
4019d21a98
commit
f9eb244c7f
1 file changed
+2
-2
+2
-2
@@ -22,7 +22,7 @@ Aufgabenstellung aus der Email:
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- Wenn das Zählerregister 0 ist soll außerdem der Ausgang SYNC auf 1 gesetzt werden.
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Eingänge:
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**Eingänge:**
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CLK: Taktsignal
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@@ -30,7 +30,7 @@ RESETn: Asynchroner, 0-aktiver Reset, setzt alle Bits im Zählerregister
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CLOCK_DIVIDER: Startwert für den Abwärtszähler
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Ausgänge:
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**Ausgänge:**
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SYNC: 1 wenn alle Zählerregister 0, sonst 0
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