This commit is contained in:
2024-02-28 15:09:05 +01:00

View File

@@ -22,12 +22,16 @@ Aufgabenstellung aus der Email:
- Wenn das Zählerregister 0 ist soll außerdem der Ausgang SYNC auf 1 gesetzt werden. - Wenn das Zählerregister 0 ist soll außerdem der Ausgang SYNC auf 1 gesetzt werden.
Eingänge: **Eingänge:**
CLK: Taktsignal CLK: Taktsignal
RESETn: Asynchroner, 0-aktiver Reset, setzt alle Bits im Zählerregister auf 0 RESETn: Asynchroner, 0-aktiver Reset, setzt alle Bits im Zählerregister auf 0
CLOCK_DIVIDER: Startwert für den Abwärtszähler CLOCK_DIVIDER: Startwert für den Abwärtszähler
Ausgänge: **Ausgänge:**
SYNC: 1 wenn alle Zählerregister 0, sonst 0 SYNC: 1 wenn alle Zählerregister 0, sonst 0
manuel.walz@advantest.com manuel.walz@advantest.com